• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本揭露之實施例說明記憶體模組匯流排終止電壓(VTT)調整及管理技術及組態。一種方法包括藉由暫存器接收透過匯流排驅動至包含複數記憶格之記憶體裝置之訊號，及依據該訊號在該暫存器內設定用於該匯流排之終止電壓(VTT)。可說明及/或主張其他實施例。
    公开号:TW201320093A
    申请号:TW101119111
    申请日:2012-05-29
    公开日:2013-05-16
    发明作者:George Vergis；Kuljit S Bains
    申请人:Intel Corp；
    IPC主号:G11C7-00
    专利说明:
    記憶體模組匯流排終止電壓(VTT)的調整及管理
    本揭露之實施例大體上關於積體電路之領域，更具體地，關於記憶體模組匯流排終止電壓(VTT)之技術及組態。
    目前，匯流排之終止電壓(VTT)一般係藉由主機系統之母板提供至記憶體模組，諸如使用VTT供應接腳之雙列直插式記憶體模組(DIMM)。VTT一般於相同供應連接上共用於主機系統之所有記憶體模組。母板上電壓調節器平台可維持用於記憶體模組之共用VTT的電壓位準。該等目前方案可導致電壓調節器平台之大尺寸，以適應主機系統之記憶體模組之最大容量，儘管系統之記憶體模組的實際數量實質上可少於最大容量。電壓調節器之大尺寸可增加每一主機系統之成本。而且，在目前方案中，調整至共用VTT位準可等同於應用於所有記憶體模組。即，基於每一記憶體模組，共用VTT可為不可調整(例如，設定)。此外，目前方案之VTT不可針對記憶體模組之特定記憶體模組而閘控/關閉，因為VTT係共用於所有記憶體模組，此導致失去了省電之機會。
    本揭露之實施例提供記憶體模組匯流排終止電壓(VTT)調整及管理技術及組態。在下列詳細說明中，參照形成其一部分之圖式，其中，通篇中相同代號標定相同零件，且其中藉由描繪實施例顯示可實現之本揭露之標的。應理解的是可使用其他實施例並可進行結構或邏輯改變而未偏離本揭露之範圍。因此，下列詳細說明並非採取侷限意義，且實施例之範圍藉由後附申請項及其相等論述定義。
    各式作業依序說明為多個個別作業，並以最有助於瞭解主張標的之方式說明。然而，說明之順序不應解釋為意味該些作業必須依照順序。尤其，該些作業可不以呈現之順序執行。說明之作業可以不同於說明之實施例的順序執行。可執行各式附加作業及/或附加實施例中可省略說明之作業。
    為本揭露之目的，「A及/或B」用語表示(A)、(B)、或(A及B)。為本揭露之目的，「A、B、及/或C」用語表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
    說明可使用「在一實施例中」或「在多實施例中」用語，各指一或更多相同或不同實施例。此外，用詞「包含」、「包括」、「具有」等係相對於本揭露之實施例而使用，均為同義。用詞「耦合」可指直接連接、間接連接、或間接通訊。
    如文中所使用，用詞「模組」可指執行一或更多軟體或韌體程式之專用積體電路(ASIC)之部分或包括ASIC、電子電路、處理器(共用、專用、或群組)及/或記憶體(共用、專用、或群組)，組合邏輯電路，及/或提供說明之功能性的其他適當組件。
    圖1示意地描繪根據若干實施例之匯流排訊號終止的範例系統100。系統100包括記憶體控制器101，經組配以輸出一或更多訊號103至暫存器102，其透過匯流排104或傳輸線驅動一或更多訊號103至一或更多記憶體裝置106或其他匯流排代理程式，其可為包含複數記憶格之記憶體裝置，例如由一或更多雙列直插式記憶體模組(DIMM)組成之動態隨機存取記憶體(DRAM)裝置。在若干實施例中，暫存器102可駐於諸如DIMM模組之記憶體模組上。
    終止器電路108耦合至匯流排104以提供終止電壓(VTT)而終止匯流排104之一或更多訊號103，用於改進訊號完整性。終止器電路108可包含各種組態，包括電路300及電路400之範例組態，以產生及控制結合圖3及4說明之終止電壓VTT。儘管系統100描述終止器電路108及暫存器102為不同組件，在若干實施例中，終止器電路108可包括配置於暫存器102內之組件。
    圖2示意地描繪根據若干實施例之範例訊號203，其可用以設定終止電壓(VTT)位準。參照圖1及2，訊號203可表示藉由暫存器102透過匯流排104驅動之一或更多訊號103的訊號。訊號203之電壓位準可隨時間於低態與高態之間改變，提供峰對峰擺動振幅205。
    在若干實施例中，終止電壓VTT可設定為訊號203之峰對峰擺動振幅205的中點位準207。在若干實施例中，藉由峰對峰擺動振幅205除以二，可計算中點位準207。設定終止電壓VTT為峰對峰擺動振幅205之中點位準207可增加一或更多記憶體裝置106之邏輯位準的雜訊容限對稱，其可增加匯流排104上可達成之信令率。
    圖3示意地描繪根據若干實施例之電路300的範例組態，以產生及控制終止電壓(VTT)。電路300包括暫存器302，其具有驅動器312經組配而從線路326接收一或更多訊號(例如，圖1之一或更多訊號103)，並透過線路330驅動一或更多訊號至一或更多記憶體裝置306，線路330可為匯流排(例如，圖1之匯流排104)或類似傳輸線。在若干實施例中，藉由驅動器312驅動之一或更多訊號包含藉由主機系統(例如，主機系統2000)之處理器(例如，圖6之2020)經過記憶體控制器301或其他主機系統組件發送之一或更多命令/位址(C/A)、控制(CTL)及/或時脈(CLK)訊號。
    儘管針對每一線路326及線路330描述單一線路，單一線路可表示多線路或連接。例如，線路326及線路330可表示一或更多記憶體裝置306之每一記憶體裝置的位址匯流排。位址匯流排可具有多訊號線路。在一實施例中，每一線路326及線路330代表具有約30至36訊號線路之位址匯流排，其中22至26訊號線路用於C/A訊號，1至5訊號線路用於CTL訊號，及4至8訊號線路用於CLK訊號。在一實施例中，由線路326及線路330代表之位址匯流排配置用於一或更多記憶體裝置306之每一記憶體裝置。根據各式實施例，每一記憶體裝置為DRAM單元。在若干實施例中，電路300可包括驅動器312，用於位址匯流排之每一訊號線路。
    如同可見，暫存器302可進一步包括耦合至供應電壓(VDD)線路316之參考電壓(VREF)控制模組314。VREF控制模組314可經組配以於暫存器302內產生VREF訊號，其為線路332上的輸出。VREF訊號可提供邏輯高及低位準之臨界值，用於分別與一或更多記憶體裝置306相關之一或更多接收器324。根據各式實施例，VREF訊號包括VREF C/A訊號。
    VREF訊號可設定於透過線路330驅動之一或更多訊號之峰對峰擺動振幅(例如，圖2之峰對峰擺動振幅205)的中點。將VREF訊號設定至峰對峰擺動振幅之中點可提供一或更多接收器324之邏輯位準的改進雜訊容限。VREF控制模組314可存取使用線路328透過線路330驅動之一或更多訊號(例如，C/A、CTL、CLK訊號)。可訓練VREF訊號使得VREF訊號追蹤一或更多訊號。例如，訓練程序可用以限定VREF訊號周圍之訊號擺動範圍。容限可藉由主機系統驅動方式完成，其產生匯流排(例如，線路330)上非理想或最差信令條件。由於匯流排信令容限可藉由諸如串音及任何非理想終止電壓之因素影響，於限定階段期間線路330上一或更多訊號之電壓亦可設定為VREF訊號之電壓位準，可用作電壓調節器318之參考電壓。最差情況信令模式亦可產生最差終止電壓負載，其可影響線路330上一或更多訊號之容限。依據線路330上一或更多訊號之VREF訊號之訓練及終止電壓VTT之建立可改正串音及/或負載問題。可使用用於訊號傳輸之任何各種熟知的訓練演算法來訓練VREF訊號。在這方面，可依據藉由暫存器302接收之一或更多訊號而產生VREF訊號，並設定至一或更多訊號之峰對峰擺動振幅之中點。
    在若干實施例中，VREF控制模組314可將VREF訊號設定至約供應電壓VDD之一半位準，或VDD/2。其他實施例中可進行大於或小於約供應電壓VDD之一半位準的其他修改，以設定VREF訊號。
    如同可見，暫存器302可進一步包括耦合至供應電壓線路316之電壓調節器318。電壓調節器318可經組配以維持跨越從線路338上電壓調節器318輸出之終止電壓VTT的變化目前負載之恆定電壓位準。根據各式實施例，電壓調節器318使用線路334以存取線路332上的VREF訊號作為參考位準，用於設定終止電壓VTT。即，在若干實施例中，VREF控制模組314經組配以設定VREF訊號，用作電壓調節器318之參考位準，以設定終止電壓VTT。
    電壓調節器318可藉由參考線路332上的VREF訊號而將終止電壓VTT設定至一或更多訊號之峰對峰擺動振幅的中點，其中VREF訊號亦可依據一或更多訊號而設定為峰對峰擺動振幅的中點。在這方面，電壓調節器318亦可經組配以於暫存器302內依據一或更多訊號而設定匯流排(例如，線路330)之終止電壓VTT。在若干實施例中，終止電壓VTT追蹤VREF訊號，其追蹤透過線路330驅動之一或更多訊號。因而，終止電壓VTT可基於透過線路330驅動之一或更多訊號。根據各式實施例，如同可見，電路300之終止器電路包括電壓調節器318、線路338及耦合至一或更多記憶體裝置306之終止電阻器340。在若干實施例中，終止電阻器340可包含約38歐姆電阻。
    在若干實施例中，可藉由停用使用例如閘(未顯示)之線路334而退耦線路332上電壓調節器318及VREF訊號。由VREF控制模組314輸出之VREF訊號及由電壓調節器318輸出之終止電壓VTT之間可施加電壓位準偏移，以提供終止電壓VTT，其追蹤偏移電壓位準之VREF訊號。
    在若干實施例中，電壓調節器318及驅動器312可共用共同供應電壓線路316，其可為共同供應電壓導軌。因而，提供固定雜訊容限之電壓調節器318及驅動器312可同等地看見供應電壓線路316中任何雜訊。以此方式，終止電壓VTT可追蹤透過線路330驅動之一或更多訊號。VREF控制模組314亦共用共同供應電壓線路316，其可提供線路332上VREF訊號輸出之類似固定雜訊容限優點。
    根據各式實施例，電路300係提供用於單一記憶體模組375，諸如DIMM。類似於電路300之其他電路可提供用於主機系統之每一記憶體模組(例如，DIMM)。這種電壓調節器318之組態可確定性地提供終止電壓VTT，其可例如針對主機系統中DIMM之實際負載而予以設定，而非依賴所有DIMM共用之終止電壓供應，及依據DIMM之最大負載容量而予以設定。此外，於暫存器302上配置電壓調節器318，其可為DIMM之一部分，允許基於每一DIMM而調整終止電壓VTT。終止電壓VTT可根據匯流排條件予以設定。例如，可影響透過線路330驅動之一或更多訊號的匯流排條件可包括訊號類型、切換頻率、透過匯流排驅動之負載、及驅動器波動。
    如同可見，暫存器302可進一步包括耦合至線路338之閘320。閘320可經組配以閘控(例如，關閉)終止電壓VTT，而提供省電，作為電力管理方案之一部分。在若干實施例中，電力管理方案可允許單一記憶體模組375(例如，特定DIMM)之終止電壓VTT之閘控，同時允許其他記憶體模組(例如，DIMM)與個別獨立產生之終止電壓VTT持續作業。
    在若干實施例中，依據透過線路330驅動之C/A、CTL、及/或CLK訊號而於閘320閘控終止電壓VTT。C/A、CTL、及/或CLK訊號可由閘320使用線路336攔截，且該等訊號可用以電力管理及/或閘控線路338上之終止電壓VTT。閘控邏輯可依據明確命令或推斷之命令而決定何時閘控閘320。例如，推斷之命令可包括活動狀態或使用命令/控制協定而發佈予暫存器302或一或更多記憶體裝置306之命令。在實施例中，將一或更多記憶體裝置306置於省電模式之時脈啟動(CKE)控制訊號用以觸發閘320之閘控，以關閉線路338上的終止電壓VTT。為達到額外電力效率，附加閘322可將供應電壓線路316之輸入配置至電壓調節器318，以閘控供應電壓VDD至電壓調節器318。可使用如結合閘320說明之類似技術閘控附加閘322。閘控邏輯及/或控制電力管理動作之電力管理模組可駐於暫存器302中。
    可停駐/驅動線路330(例如，匯流排)至後續閘控閘320及/或閘322之電力的有效邏輯位準。在實施例中，當啟動(例如，電力關閉)閘320及/或閘322時，線路330被驅動至低邏輯位準。
    在其他實施例中可實施其他電力管理方案。有關使用閘320及/或閘322替代閘控電力至線路338上的終止電壓VTT，藉由驅動線路330(例如，匯流排)及線路338上的終止電壓VTT至相同有效邏輯位準(例如，低或高)，可減少電路300之電力消耗。如關於在閘320的閘控所說明，可回應於類似條件/觸發而執行驅動線路330及線路338上的終止電壓VTT至相同邏輯位準。在實施例中，線路330被驅動至低邏輯位準及終止電壓VTT被驅動至接地(例如，0 V)。使用暫存器302之命令/位址匯流排(例如，線路326)，可藉由記憶體控制器301設定線路330及線路338之邏輯位準。
    圖4示意地描繪根據若干實施例之電路400的另一範例組態，以產生及控制終止電壓(VTT)。根據各式實施例，如關於電路300所說明，電路400可包括類似組件。例如，如關於電路300所說明，電路400包括暫存器302、一或更多記憶體裝置306、記憶體控制器301、VREF控制模組314、驅動器312、供應電壓線路316、閘320、線路326、線路328、線路330、線路332、線路336、及單一記憶體模組375。包括與電路300類似代號之電路400的組件可與已關於電路300所說明之實施例一致。電路400可與關於電路300所說明之電力管理之實施例一致。
    電路400包括線路442，其攜帶供應電壓VDD從供應電壓線路316至電壓除法器450，可設於暫存器302外部。電壓除法器450包括終止電阻器444及446，其可為個別拉升及下拉電阻器。電壓除法器450可耦合至接地448。電路400之終止器電路可包括電壓除法器450及耦合至一或更多記憶體裝置306之線路438，以提供來自終止電阻器444及446之終止電壓VTT。
    每一終止電阻器444及446可具有相同電阻值，以設定終止電壓VTT。在若干實施例中，每一終止電阻器444及446具有約78歐姆之值。在若干實施例中，線路438之終止電壓VTT的位準約為供應電壓VDD位準之一半(例如，VDD/2)。電路400中呈現之方案相對於圖3之電路300可減少成本及/或暫存器302中電力損耗。
    藉由使用閘320閘控供應電壓VDD，可減輕或避免電源與接地448之間流經電壓除法器450之任何短路電流。閘320及相關閘控邏輯可與關於圖3所說明之實施例一致。終止電壓VTT之調整可依賴供應電壓VDD之調整。
    圖5為根據若干實施例之方法500之流程圖，該方法500用於產生及控制終止電壓(VTT)。方法500包括於502藉由暫存器(例如，圖1之暫存器102或圖3及/或4之暫存器302)接收透過匯流排(例如，圖1之匯流排104或圖3及/或4之線路330)驅動至記憶體裝置(例如，圖1之一或更多記憶體裝置106或圖3及/或4之一或更多記憶體裝置306)之訊號(例如，圖1之訊號103或於圖3及/或4之線路326上接收之訊號)。可使用驅動器(例如，圖3及/或4之驅動器312)透過匯流排來驅動訊號。
    方法500於504決定是否啟動電力管理。各種條件可用以觸發電力管理動作之執行。例如，依據於暫存器接收之訊號可觸發/啟動電力管理。根據各式實施例，訊號可包括C/A、CTL、或CLK訊號之一，其包括明確命令或推斷之命令以執行電力管理動作。在實施例中，攔截用以將記憶體裝置置於省電模式之CKE控制訊號(例如，經由圖3或4之線路336)，並用以觸發電力管理動作。
    若滿足電力管理條件，則方法500包括於506執行電力管理。電力管理可包括閘控供應終止電壓VTT之電壓的線路(例如，圖3之線路338或圖4之線路442)上的閘(例如，圖3或4之閘320)之電力。若於暫存器302中實施電壓調節器(例如，圖3之電壓調節器318)，可於供應電壓線路(例如，圖3之供應電壓線路316)之輸入提供附加閘(例如，圖3之附加閘322)至電壓調節器。可使用與閘類似的條件而觸發附加閘，以於電壓調節器之輸入關閉供應電壓線路。當啟動閘及/或附加閘使得至終止電壓VTT之供應電壓關閉時，可停駐或驅動匯流排至有效邏輯位準(例如，低邏輯位準)。
    在其他實施例中，當觸發/啟動電力管理時，驅動匯流排及終止電壓VTT至相同有效邏輯位準。匯流排及終止電壓VTT可為相同電位，導致無電流流動。可藉由記憶體控制器(例如，圖1之記憶體控制器101)經由暫存器之輸入命令/位址匯流排而設定匯流排及終止電壓VTT之位準。
    若未於504啟動電力管理，那麼方法500便進一步包括於508依據訊號而於暫存器內產生參考電壓(例如，圖3或4之線路332上的VREF C/A)。參考電壓可經訓練以建立訊號之峰對峰擺動振幅(例如，圖2之峰對峰擺動振幅205)之中點位準(例如，圖2之中點位準207)。
    在若干實施例中，方法500進一步包括於510依據參考電壓而設定匯流排之終止電壓VTT。例如，電壓調節器可使用參考電壓(例如，經由圖3之線路334)作為參考位準以設定終止電壓VTT。在該些實施例中，可依據參考電壓，其係依據訊號，而設定終止電壓VTT。在這方面，可依據訊號設定終止電壓VTT。
    方法500進一步包括於512施加供應電壓至終止電壓。可備妥輸出終止電壓VTT使得當施加供應電壓VDD時，產生終止電壓。例如，在圖3之電路300中，供應電壓VDD可施加於供應電壓線路316上，導致線路338上終止電壓VTT。在圖4之電路400中，供應電壓可施加於供應電壓線路316上，導致線路438上的終止電壓VTT。
    文中所說明之技術及組態可允許產生及控制終止電壓VTT成為諸如DIMM之匯流排/記憶體模組的一部分。與電壓調節器相關之成本可與主機系統之DIMM數量成比例。此外，可基於個別DIMM而關閉終止電壓VTT。
    圖6示意地描繪可用以實現文中所說明之各式實施例之範例主機系統2000。主機系統2000可為桌上型電腦、膝上型電腦、手持電腦、平板電腦、PDA、伺服器、網際網路設備、手機及/或計算裝置之任何其他類型。
    主機系統2000包括晶片組2010，其包括記憶體控制器2012及輸入/輸出(I/O)控制器2014。晶片組2010可提供記憶體及I/O管理功能，以及可藉由處理器2020存取或使用之複數通用及/或專用暫存器、計時器等。處理器2020可包括快取記憶體2022，其可使用第一位準統一快取記憶體(L1)、第二位準統一快取記憶體(L2)、第三位準統一快取記憶體(L3)、及/或任何其他適當結構實施以儲存資料。
    記憶體控制器2012可執行啟動處理器2020之功能以經由匯流排2040而存取及與包括揮發性記憶體2032及非揮發性記憶體2034與之主記憶體2030通訊。雖然圖6顯示匯流排2040使各式組件相互通訊式耦合，其他實施例可包括附加/替代介面。在若干實施例中，記憶體控制器2012可與結合圖1之記憶體控制器101所說明之實施例一致，匯流排2040可與結合圖1之匯流排104所說明之實施例一致，及主記憶體2030可與結合一或更多記憶體裝置106所說明之實施例一致。
    可藉由同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAM匯流排動態隨機存取記憶體(RDRAM)、及/或任何其他類型隨機存取記憶體裝置實施揮發性記憶體2032。可使用快閃記憶體、唯讀記憶體(ROM)、電可抹除程控唯讀記憶體(EEPROM)、及/或任何其他所欲類型記憶體裝置實施非揮發性記憶體2034。
    文中揭露製品。製品可包括具有儲存於上之指令的電腦可讀取媒體，若執行該指令可導致文中所說明之動作。電腦可讀取媒體可包括例如主記憶體2030及/或大量儲存裝置2080或任何其他適當儲存媒體之組件。
    主機系統2000亦可包括耦合至匯流排2040之介面電路2050。可使用任何類型介面標準，諸如乙太網路介面、通用序列匯流排(USB)、第三代輸入/輸出介面(3GIO)介面、及/或任何其他適當類型介面，實施介面電路2050。
    一或更多輸入裝置2060可連接至介面電路2050。輸入裝置2060允許個人將資料及命令輸入處理器2020。例如，可藉由鍵盤、滑鼠、觸摸感應式顯示器、軌跡墊、軌跡球、等電位點裝置、及/或語音識別系統而實施輸入裝置2060。
    一或更多輸出裝置2070亦可連接至介面電路2050。例如，可藉由顯示裝置(例如，發光顯示器(LED)、液晶顯示器(LCD)、陰極射線管(CRT)顯示器、印表機及/或揚聲器)而實施輸出裝置2070。除了別的以外，介面電路2050還可包括圖形驅動卡。
    主機系統2000亦可包括一或更多大量儲存裝置2080以儲存軟體及資料。該等大量儲存裝置2080之範例包括軟碟與軟碟機、硬碟機、光碟與光碟機、及數位影音光碟(DVD)與數位影音光碟機。
    介面電路2050亦可包括通訊裝置，諸如數據機或網路介面卡以有利於經由網路而與外部電腦交換資料。主機系統2000與網路之間之通訊鏈路可為任何類型網路連接，諸如乙太網路連接、數位用戶線(DSL)、電話線、行動電話系統、同軸纜線等。
    在若干實施例中，介面電路2050可包括具有一或更多天線之無線網路介面控制器(圖中未顯示)，以建立及維持與無線網路之一或更多組件的無線通訊鏈路。系統主機系統2000可根據任何一或更多無線網路標準及/或協定而與無線網路之一或更多組件無線通訊。
    在若干實施例中，主機系統2000可耦合至天線結構(圖中未顯示)，以提供網路之其他裝置的存取。在若干實施例中，天線結構可包括一或更多方向天線，其主要係以一方向輻射或接收(例如，120度)，配合地彼此耦合以提供實質上全向性覆蓋；或包括一或更多全向性天線，其係以所有方向同樣地輻射或接收以全向性覆蓋。
    可藉由I/O控制器2014控制輸入裝置2060、輸出裝置2070、大量儲存裝置2080及/或網路之存取。尤其，I/O控制器2014可執行啟動處理器2020經由匯流排2040及介面電路2050而與輸入裝置2060、輸出裝置2070、大量儲存裝置2080及/或網路通訊之功能。
    雖然圖6中所示之組件被描述為主機系統2000內不同方塊，藉由若干該些方塊執行之功能可整合於單一半導體電路中，或可使用二或更多不同積體電路實施。例如，儘管記憶體控制器2012及I/O控制器2014被描述為晶片組2010內不同方塊，記憶體控制器2012及I/O控制器2014可整合於單一半導體電路中。
    儘管為說明之目的，文中已描繪及說明若干實施例，廣泛的替代及/或均等實施例或經計算以達成相同目的之實施可取代所表示及說明之實施例而未偏離本揭露之範圍。本申請案希望涵蓋文中所討論之實施例的任何修改或變化。因此，顯然希望文中所說明之實施例僅受申請專利範圍及其均等物所界定。
    100‧‧‧系統
    101、301、2012‧‧‧記憶體控制器
    102、302‧‧‧暫存器
    103、203‧‧‧訊號
    104、2040‧‧‧匯流排
    106、306‧‧‧記憶體裝置
    108‧‧‧終止器電路
    205‧‧‧峰對峰擺動振幅
    207‧‧‧中點位準
    300、400‧‧‧電路
    312‧‧‧驅動器
    314‧‧‧參考電壓控制模組
    316‧‧‧供應電壓線路
    318‧‧‧電壓調節器
    320、322‧‧‧閘
    324‧‧‧接收器
    326、328、330、332、334、336、338、438、442‧‧‧線路
    340、444、446‧‧‧終止電阻器
    375‧‧‧記憶體模組
    448‧‧‧接地
    450‧‧‧電壓除法器
    500‧‧‧方法
    2000‧‧‧主機系統
    2010‧‧‧晶片組
    2014‧‧‧輸入/輸出控制器
    2020‧‧‧處理器
    2022‧‧‧快取記憶體
    2030‧‧‧主記憶體
    2032‧‧‧揮發性記憶體
    2034‧‧‧非揮發性記憶體
    2050‧‧‧介面電路
    2060‧‧‧輸入裝置
    2070‧‧‧輸出裝置
    2080‧‧‧大量儲存裝置
    藉由下列結合圖式之詳細說明將易於瞭解實施例。為有利於此說明，相同代號標定相同結構元件。在圖式中，以舉例的方式說明實施例，並不是以限制的方式說明實施例。
    圖1示意地描繪根據若干實施例之匯流排訊號終止之範例系統。
    圖2示意地描繪根據若干實施例之範例匯流排訊號，其可用以設定終止電壓(VTT)位準。
    圖3示意地描繪根據若干實施例之電路的範例組態，以產生及控制終止電壓(VTT)。
    圖4示意地描繪根據若干實施例之電路的另一範例組態，以產生及控制終止電壓(VTT)。
    圖5為根據若干實施例之方法的流程圖，用於產生及控制終止電壓(VTT)。
    圖6示意地描繪範例主機系統，其可用以實現文中所說明之各式實施例。
    权利要求:
    Claims (30)
    [1] 一種方法，包含：藉由暫存器接收透過匯流排驅動至包含複數記憶格之記憶體裝置之訊號；以及依據該訊號而在該暫存器內設定用於該匯流排之終止電壓(VTT)。

    [2] 如申請專利範圍第1項之方法，進一步包含：依據該訊號而產生該暫存器內之參考電壓，該參考電壓提供用於該記憶體裝置之接收器之邏輯高及低位準臨界值。
    [3] 如申請專利範圍第2項之方法，其中，依據該訊號而設定用於該匯流排之該終止電壓包含：依據該參考電壓而設定該匯流排之該終止電壓。
    [4] 如申請專利範圍第3項之方法，其中：該暫存器內之電壓調節器輸出該終止電壓。
    [5] 如申請專利範圍第4項之方法，其中：該暫存器內之驅動器透過該匯流排驅動該訊號；該驅動器及該電壓調節器共用該暫存器之共同供應電壓；以及該終止電壓追蹤該訊號。
    [6] 如申請專利範圍第3項之方法，其中，該終止電壓及該參考電壓係各於該訊號之峰對峰擺動位準之中點設定。
    [7] 如申請專利範圍第1項之方法，進一步包含：依據該訊號而閘控該終止電壓，其中，該訊號包含命令/位址(C/A)訊號、控制(CTL)訊號、及時脈(CLK)訊號之至少一項。
    [8] 如申請專利範圍第7項之方法，其中，該終止電壓依據時脈啟動(CKE)控制訊號而予以閘控，該時脈啟動(CKE)控制訊號用以將該記憶體裝置置於省電模式。
    [9] 如申請專利範圍第7項之方法，進一步包含：當閘控該終止電壓時，將該匯流排停駐至低邏輯位準。
    [10] 如申請專利範圍第5項之方法，進一步包含：將該共同供應電壓之輸入閘控至該電壓調節器。
    [11] 如申請專利範圍第1項之方法，進一步包含：將該匯流排設定至邏輯位準；以及將該終止電壓設定至與該匯流排相同之邏輯位準以節省電力。
    [12] 一種設備，包含：暫存器，經組配以接收透過匯流排驅動至包含複數記憶格之記憶體裝置之訊號；以及終止器電路，經組配以依據該訊號在該暫存器內產生用於該匯流排之終止電壓。
    [13] 如申請專利範圍第12項之設備，進一步包含：該暫存器內之參考電壓(VREF)控制模組，其中，該VREF控制模組經組配以依據該訊號而產生參考電壓，且該參考電壓提供用於該記憶體裝置之接收器之邏輯高及低位準臨界值。
    [14] 如申請專利範圍第13項之設備，其中，該VTT模組經組配以依據該參考電壓而設定該匯流排之該終止電壓。
    [15] 如申請專利範圍第14項之設備，其中，該終止器電路包含該暫存器內之電壓調節器，該電壓調節器經組配以依據該參考電壓而設定該終止電壓，並輸出該終止電壓。
    [16] 如申請專利範圍第15項之設備，進一步包含：供應電壓導軌，其中，該電壓調節器及該VREF控制模組各耦合至該供應電壓導軌。
    [17] 如申請專利範圍第16項之設備，進一步包含：該暫存器內之驅動器，其中，該驅動器(i)經組配以透過該匯流排驅動該訊號，及(ii)耦合至該供應電壓導軌使得該終止電壓追蹤該訊號。
    [18] 如申請專利範圍第15項之設備，其中：該VREF控制模組經組配以於該訊號之峰對峰擺動位準之中點輸出該參考電壓；以及該電壓調節器經組配以於該訊號之峰對峰擺動位準之中點輸出該參考電壓。
    [19] 如申請專利範圍第15項之設備，進一步包含：耦合至該電壓調節器之輸出之閘，其中，該閘經組配以依據該訊號而閘控該終止電壓，該訊號包含命令/位址(C/A)訊號、控制(CTL)訊號、及時脈(CLK)訊號之至少一項。
    [20] 如申請專利範圍第19項之設備，其中：該訊號包含時脈啟動(CKE)訊號，用以將該記憶體裝置置於省電模式。
    [21] 如申請專利範圍第19項之設備，進一步包含：耦合至該暫存器之記憶體控制器，該記憶體控制器經組配以於閘控該終止電壓時將該匯流排停駐至低邏輯位準。
    [22] 如申請專利範圍第18項之設備，其中，該閘為第一閘，該設備進一步包含：將該供應電壓之輸入耦合至該電壓調節器之第二閘，該第二閘閘控該供應電壓至該電壓調節器。
    [23] 如申請專利範圍第21項之設備，其中，該記憶體控制器經組配以將該匯流排及該終止電壓設定至相同邏輯位準以節省電力。
    [24] 一種系統，包含：記憶體控制器，經組配以輸出訊號；記憶體模組之暫存器，經組配以接收該訊號，該暫存器包含：供應電壓導軌，耦合至該供應電壓導軌之驅動器，該驅動器透過匯流排驅動該訊號至該記憶體模組之記憶體裝置，該記憶體裝置包含複數記憶格，以及耦合至該供應電壓導軌之參考電壓(VREF)控制模組，該VREF控制模組輸出參考電壓，其提供用於該記憶體裝置之接收器之邏輯高及低位準臨界值；以及耦合至該供應電壓導軌之終止器電路，該終止器電路產生用於該匯流排之終止電壓。
    [25] 如申請專利範圍第24項之系統，其中，該VREF控制模組經組配以依據該訊號而產生參考電壓。
    [26] 如申請專利範圍第25項之系統，其中，該終止器電路經組配以依據該參考電壓而產生該匯流排之該終止電壓。
    [27] 如申請專利範圍第26項之系統，其中，該終止器電路包含：該暫存器內之電壓調節器，該電壓調節器經組配以輸出該終止電壓；以及耦合至該電壓調節器及該記憶體裝置之終止電阻器。
    [28] 如申請專利範圍第26項之系統，進一步包含：耦合至該電壓調節器之輸出之閘，其中，該閘經組配以依據該訊號而閘控該終止電壓，該訊號包含命令/位址(C/A)訊號、控制(CTL)訊號、及時脈(CLK)訊號之至少一項。
    [29] 如申請專利範圍第24項之系統，其中：該終止器電路包含耦合至該記憶體裝置之電壓除法器，該電壓除法器包含該暫存器外部之拉升電阻器及下拉電阻器。
    [30] 如申請專利範圍第24項之系統，進一步包含：該記憶體裝置，其中，該記憶體裝置包含動態隨機存取記憶體(DRAM)裝置，其中，該記憶體模組包含雙列直插式記憶體模組(DIMM)，及其中，該暫存器為該DIMM之一部分。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI489476B|2015-06-21|記憶體模組匯流排終止電壓（ｖｔｔ）的調整及管理
    US10747605B2|2020-08-18|Method and apparatus for providing a host memory controller write credits for write commands
    US8341445B2|2012-12-25|Power management of electronic devices using transitions between link states based on device activity
    US8332876B2|2012-12-11|Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes
    US11074959B2|2021-07-27|DDR memory bus with a reduced data strobe signal preamble timespan
    EP3731064A1|2020-10-28|Pmic/pmic interface for distributed memory management implementations
    US20090080266A1|2009-03-26|Double data rate | low power idle mode through reference offset
    US20140089705A1|2014-03-27|Power gating for termination power supplies
    US8395483B2|2013-03-12|Power controller for an electronic reader device
    US9928890B2|2018-03-27|System and method for calibrating memory using credit-based segmentation control
    US11144410B2|2021-10-12|System and method to dynamically increase memory channel robustness at high transfer rates
    US10126968B2|2018-11-13|Efficient configuration of memory components
    US8732425B2|2014-05-20|Electronic apparatus
    同族专利:
    公开号 | 公开日
    US8649229B2|2014-02-11|
    US20130003468A1|2013-01-03|
    KR101556841B1|2015-10-01|
    KR20140018404A|2014-02-12|
    WO2013002929A1|2013-01-03|
    TWI489476B|2015-06-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI587143B|2014-12-08|2017-06-11|英特爾公司|可調式低擺幅記憶體介面|US6069539A|1999-05-27|2000-05-30|Cisco Technology, Inc.|VTT power distribution system|
    JP2001351384A|2000-06-08|2001-12-21|Mitsubishi Electric Corp|半導体装置|
    JP3799251B2|2001-08-24|2006-07-19|エルピーダメモリ株式会社|メモリデバイス及びメモリシステム|
    US6754129B2|2002-01-24|2004-06-22|Micron Technology, Inc.|Memory module with integrated bus termination|
    KR100464437B1|2002-11-20|2004-12-31|삼성전자주식회사|온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템|
    KR100516694B1|2003-04-02|2005-09-22|주식회사 하이닉스반도체|반도체 메모리 장치|
    DE10315527B3|2003-04-04|2004-09-30|Infineon Technologies Ag|Eingangsschaltung zum Empfangen eines Signals an einem Eingang einer integrierten Schaltung|
    KR20040095096A|2003-05-06|2004-11-12|삼성전자주식회사|메모리 시스템과 반도체 메모리 장치|
    US7342411B2|2005-12-07|2008-03-11|Intel Corporation|Dynamic on-die termination launch latency reduction|
    US7372293B2|2005-12-07|2008-05-13|Intel Corporation|Polarity driven dynamic on-die termination|
    US7414426B2|2005-12-07|2008-08-19|Intel Corporation|Time multiplexed dynamic on-die termination|
    US20070247185A1|2006-03-30|2007-10-25|Hideo Oie|Memory system with dynamic termination|
    US7868649B2|2007-09-14|2011-01-11|Ricoh Company, Limted|Data processing apparatus, method of controlling termination voltage of data processing apparatus, and image forming apparatus|
    US7864604B2|2007-09-27|2011-01-04|Intel Corporation|Multiple address outputs for programming the memory register set differently for different DRAM devices|
    US7915912B2|2008-09-24|2011-03-29|Rambus Inc.|Signal lines with internal and external termination|
    US8495330B2|2010-04-02|2013-07-23|Intel Corporation|Method and apparatus for interfacing with heterogeneous dual in-line memory modules|DE112012006353T5|2012-05-08|2015-02-12|Intel Corp.|Adaptiver Spannungseingang zu einer Ladungspumpe|
    US9507408B2|2012-09-27|2016-11-29|Intel Corporation|Power gating for termination power supplies|
    JP6288499B2|2013-10-03|2018-03-07|日本電気硝子株式会社|強化ガラス板及びこれを用いた携帯端末|
    CN103529922A|2013-10-29|2014-01-22|曙光信息产业有限公司|服务器的供电装置及服务器|
    CN105096770B|2014-05-09|2018-05-04|苏俊龙|彩色反光物品及其材料结构体及其制造方法|
    US9665527B2|2014-12-09|2017-05-30|Intel Corporation|Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines|
    KR102282401B1|2015-01-02|2021-07-26|삼성전자주식회사|기준 전압 트레이닝 장치 및 방법|
    KR20170112272A|2016-03-31|2017-10-12|삼성전자주식회사|기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템|
    KR20210012558A|2019-07-25|2021-02-03|삼성전자주식회사|출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법|
    KR102347253B1|2021-07-21|2022-01-04| 제이엠반도체|복수의 종단 전압과 이종 종단 저항을 구비한 반도체 메모리 모듈|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/172,795|US8649229B2|2011-06-29|2011-06-29|Memory module bus termination voltageregulation and management|
    [返回顶部]